Микроэлектронные ОЗУ

Материал из РадиоВики - энциклопедии радио и электроники
Перейти к: навигация, поиск
Выкупить рекламный блок

Микросхемы статических ОЗУ имеют, как правило, матричную структуру с двухкоординатноп системой адресации (выборки). Общие принципы их построения уже рассмотрены на примере ми­кросхемы К155РУ1. Матричная структура накопителя и двухкоордп-натная система выборки обеспечивают возможность доступа к каж­дому ЭП. Быстродействующие мпкроэлектрониые ОЗУ формируются на основе биполярных транзисторных элементов ЭСЛ, ТТЛ (ТТЛШ), ИПЛ. Микроэлектронпые ОЗУ среднего и низкого бы­стродействия строятся на p-МДП, n-МДП и КМДП-транзисторных элементах.

Пример ЭП на многоэмнттерных транзисторах приведен на рис. 5.10. По адресным шинам Хi и YJ, с которыми соединены эмит­теры 2 — 5, поступают сигналы, определяющие режим ЭП: запись в триггер, считывание с его выходов или хранение информации. Режим хранения обеспечивается при поступлении сигналов нулевого уровня на обе адресные шины или на одну из них.

Разрядные шины соединены с эмиттерами 1 и 6. Информацион­ные сигналы подаются через усилители записи и воздействуют на состояние транзисторов Т1 и Т2 только при условии, что оба адрес­ных сигнала равны 1. Допустим записывается 1: Wi=1, W0=0. По­скольку усилители записи имеют инверсный выход, то на единичной разрядной шине будет 0, а на нулевой шине — 1. Этим-и сигналами транзистор Т1 закрывается, а Т2 открывается. При записи 0 состоя­ния транзисторов изменятся на обратные.

В режиме считывания сигналами Wi=W0 — Q на разрядных ши­нах устанавливаются уровни 1, чтобы выходы усилителей записи не шунтировали входов усилителен считывания. При выборке ЭП входы 2 — 5 закрываются, и ток через транзистор Т2, протекавший в адресные шины, переключится в разрядную шину через эмиттер-ный переход 6. Заметим, что переход 6 останется открытым при ! на разрядной шине благодаря превышению напряжения на коллек­торе транзистора Т2 над напряжением единичного уровня разряд­ной шины.

Рис. 5.10. Элемент памяти на биполярных транзисторах
Рис. 5.11. Элемент памяти на КМДП-структурах
Рис. 5.12. Структура микросхемы статического ОЗУ

В результате срабатывает усилитель считывания и формирует сигнал единичного уровня, на выходе другого усилителя в это вре­мя будет сигнал нулевого уровня.

Микросхемы памяти на МДП-транзисторах для ОЗУ статиче­ского типа строятся в основном по тем же принципам матричной организации накопителя с двухкоординатноп выборкой. Пример принципиальной схемы ЭП на КМДП-транзисторах приведен на рис. 5.11. Основу ЭП составляет триггер на транзисторах Т1 — T4 Транзистор Т5 выполняет функции ключа, управляемого сигналом на адресной шине строки Xi. Он соединяет триггер с j разрядной шиной, которая совмещает функции информационной и адресной шин столбца. Выборка строки производится сигналом 1 на адрес­ной шине Xi, открывающим транзистор Т5. В результате сигнал с разрядной шины поступает в триггер на вход пары транзисторов Т2, Т4. Допустим, записывается 1, тогда транзистор T2 откроется, а транзистор Т4 — закроется. С выхода транзистора Т2 напряжение низкого уровня (ниже порогового) переводит транзистор Т1 в за­крытое, а транзистор T3 — в открытое состояния.

Режим хранения обеспечивается подачей 0 по адресной шине строки, при этом транзистор Т5 закрывается и изолирует триггер от разрядной шины.

При считывании в адресную шину Xi подается сигнал 1, тран­зистор Ть открывается, и в разрядную шину поступает ток от источника питания через открытый транзистор Тъ. Если в ЭП запи­сан 0, то транзистор Г3 закрыт, а транзистор Т{ открыт, поэтому при обращении к ЭП ток в разрядную шину не поступает.

На рис. 5.12 показана упрощенная структурная схема микро­схемы статического ОЗУ К564РУ2, матрица которого состоит из 16X16 КМДП элементов памяти. Организация накопителя 256Х X 1 бит. Для обращения к микросхеме требуется ко входам дешиф­раторов строк и столбцов подвести восьмиразрядный код адреса, а также сигнал «Выборка микросхемы» (ВМ), разрешающий обра­щение к накопителю по адресным входам и информационным входу и выходу. При запрещающем значении сигнала ВМ накопитель изо­лирован от выходов дешифратора строк и шины ввода — вывода.

Ключи выборки столбцов управляются сигналами с выходов дешифратора У и предназначены для коммутации цепи между вы­бранным ЭП и шиной ввода — вывода.

Режим микросхемы устанавливается сигналом «Запись — считы­вание» (3 — С). При единичном уровне сигнала 3 — Си наличии разрешающего сигнала ВМ открыта схема ввода, и информация со входа через шину ввода — вывода и открытый ключ выборки столб­ца поступает в выбранный ЭП. При считывании сигнал 3 — С имеет нулевой уровень, при котором открывается схема вывода информа­ции на выход микросхемы F. Выходная цепь может принимать одно из трех состояний: открытое F — Q, закрытое F=l и высокоомное, при котором выход отключается от внешней шины. Высокоомное состояние выход имеет при отсутствии разрешающих сигналов ВМ и 3 — С.

Таблица 5.5

Некоторые примеры микросхем статических ОЗУ и их парамет­ры представлены в табл. 5.5 [17, 51].

Перейдем к рассмотрению устройства и принципа действия ми­кросхем памяти динамического типа. Обычно такие микросхемы изготавливают по МДП-технологии. Для примера выберем микро­схему динамического ОЗУ К565РУ1. Ее упрощенная структурная схема приведена на рис. 5.13, а детализация функциональных узлов одного столбца матрицы — на рис. 5.14.

Рис. 5.13. Структура микросхемы динамического ОЗУ

Микросхема содержит выполненные в одном кремниевом кри­сталле матрицу-накопитель из 4096 ЭП, расположенных на пересе­чениях 64 шин строк и 64 шин столбцов, 64 усилителя считывания, два шестиразрядных регистра для хранения кода адреса, два де­шифратора с 64 выходами каждый, ключи выборки строк и столб­цов, устройство ввода — вывода и устройство управления и синхро­низации, включающее четыре формирователя Ф, — Ф4 управляющих сигналов.

Рис. 5.14. Функциональные элементы динамиче­ского ОЗУ

Матрица-накопитель разделена на две части по 32x64 ЭП в каждой. Между ними размещены усилители, так что каждый столбец состоит из двух секций, подключенных к разным плечам усилителя (рис. 5.14).

Элемент памяти построен по однотранзисторной схеме и вклю­чает конденсатор Cij и транзистор Tij. Транзистор выполняет функ­ции ключа: при сигнале на адресной шине строки Xt — l он откры­вается и соединяет конденсатор Cij с j-разрядной шиной. Разряд­ные шины являются информационными и адресными одновременно Выборка j-разрядной шины производится при совпадении выходного сигнала дешифратора Yj — l, открывающего ключи выборки столбца Тj1, и управляющего сигнала Ф3=1, открывающего ключи Тj2. В результате обе шины ввода — вывода соединяются с j-разрядной шиной и таким образом обеспечивается считывание или запись информации.

Микросхема управляется сигналами: кода адреса (а0 ... а11 } тактовым ТС, выборки микросхемы ВА1 и записи — считывания 3 — С (см. рис. 5.13).

Сигналы кода адреса (выборки ЭП) поступают на регистры строк {а0 ... а5} и столбцов {а6 ... а„}. Код адреса выбирает одну из строк t и один из столбцов I, на пересечении которых находится ЭП-ij с требуемым номером.

Сигнал ТС разрешает обращение к матрице по адресным вхо­дам. По его положительному перепаду код адреса записывается в регистры и затем дешифрируется. Одновременно запускается фор­мирователь Ф1, а от него формирователь Ф2. Внутренние сигналы Ф1 и Ф2 управляют последовательностью операций по выбору стро­ки. Сигнал единичного уровня с выхода дешифратора открывает один из ключей выборки строк, через который на соответствующую строку матрицы поступает сигнал Ф1. В результате все ЭП этой строки оказываются подключенными к своим разрядным шинам. Одновременно сигнал Ф1 через селектор на транзисторах Гсь Тс?., который управляется старшим разрядом а5, кода адреса строки, воздействует на одну из опорных строк и подключает к разрядным шинам конденсаторы C0j опорных элементов (назначение опорных элементов поясняется далее).

Сигнал Фа включает усилитель считывания и происходит реге­нерация информации во всех ЭП выбранной строки. При наличии разрешения по входу ВМ сигнал Ф2 запускает формирователь Ф?, выходным сигналом которого затем запускается формирователь Ф.-,.

Управляющий сигнал Фз, открывая транзисторные ключи 7V, коммутирует цепь, соединяющую шины ввода — вывода с выбран­ной дешифратором У через ключи Тц разрядной шпион. Сигнал Ф4 открывает схему вывода информации.

По отрицательному перепаду ТС все функциональные узлы микросхемы переходят в исходное состояние, при котором из-за отсутствия разрешающих сигналов Ф1 и Ф3 закрываются ключи вы­борки строк и столбцов и матрица-накопитель изолируется от всех цепей. Время, необходимое на установление этих процессов опреде­ляется одним из временных параметров — минимальной длительно­стью паузы между ТС.

Сигнал ВМ разрешает обращение к матрице по информацион­ным входу и выходу. При разрешающем сигнале ВМ формируются сигналы Ф3 и Ф4, управляющие составлением цепи от выбранного ЭП до входа или выхода микросхемы. Сигнал 3 — С определяет режим микросхемы: при нулевом уровне — запись, при единичном — считывание. Последовательность поступления на входы микросхемы сигналов кода адреса, ВМ и 3 — С при записи и считывании пока­зана на рис. 5.15,а и 5.15,6 соответственно.

Рассмотрим подробнее процессы при считывании и регенерации информации. Для этого поясним принцип действия усилителя счи­тывания и необходимость его включения в разрыв разрядной шины.

Рис. 5.15. Временные диаграммы сигналов мик­росхемы динамического ОЗУ: а — при записи; б — при считывании

Разрядная шина обладает собственной емкостью Су (см. рис. 5.14), которая значительно превышает емкость Crj запоминаю­щего конденсатора. Поэтому при подключении ЭПц к разрядной шине изменение ее потенциала, пропорциональное отношению Cij/Cy<l, будет незначительным. Эта особенность динамических ЗУ, построенных на однотранзисторных ЭП, обусловливает необхо­димость в очень чувствительном усилителе считывания. Такими свойствами обладает дифференциальный усилитель триггерного типа, выполненный на транзисторах Tу1 — Tу4. Введение дифференциального усилителя обусловило необходимость в опорных элементах. Опор­ный элемент 30 (T0j, C0;) построен по такой же схеме, как и ЭП, но имеет вдвое меньшую емкость конденсатора. Строки ЭО (опорные строки) находятся в разных половинах матрицы. К источ­нику управляющего сигнала Ф{ через селектор Tcl, Tcz сигналом а$ подключается та из двух опорных строк, которая находится в про­тивоположной относительно выбранной информационной строки по­ловине матрицы.

В паузе между ТС, т. е. при TС — 1, через открытые транзи­сторные ключи Tпj в каждом столбце происходит разряд Су до напряжения логической единицы U1. С поступлением ТС ключи Tпj закрываются и шина оказывается под напряже­нием U1. С некоторой задержкой относительно положительного пе­репада ТС на j-информационную строку и на вторую опорную строку поступает сигнал Ф1= 1. В результате к j-разрядной шине с обеих сторон усилителя подключаются 377,-j и 30,-. Напомним, что этот процесс одновременно происходит на всех разрядных шинах.

С подключением dj и С0;- на секциях j-разрядной шины, т. е. в точках А и В (см. рис. 5.14), устанавливаются потенциалы: UAmax=U1 при ЭПij=1; UAmin=U'a/(a+l) при ЗЯ1,=0; Uв= =Uon-Ul2a/(2a±1), где а=СY/Сij.

Следовательно, изменение потенциала в точке А при подключе­нии ЭП не превышает ДU=UAmах — UA min=U1/(a+l) =Ul/a, что составляет удвоенное значение разности между уровнями UA и Uon: UAтax — Uоп= — (UAmin — Uоп) =АU/2. Таким образом, значе­ние информационного сигнала на одном входе усилителя отсчиты­вается относительно опорного уровня напряжения на втором. Уси­литель настроен на отрабатывание разности входных напряжений UA — Uв=±ДU/2.

При ЭПц = 1 UA>UB, транзистор Tу2 открыт, а транзистор TУ1 закрыт. При включении сигналом Ф2 цепи питания усилителя в точках А и В формируются уровни напряжения 1 и 0 соответст­венно. Происходит восстановление частично утраченного заряда на конденсаторе Сij (регенерация информации) и одновременно в шину ввода — вывода поступает усиленный считываемый сигнал. На дру­гой секции разрядной шины в это время устанавливается нулевой потенциал.

При ЭПij =0 UA<UB, транзистор Ty1 открыт, а транзистор Tу2 закрыт. При включении питания устанавливаются уровни О в точке А и 1 BS точке В. Через открытый транзистор Ту1 происхо­дит разряд полушины столбца и на запоминающем конденсаторе восстанавливается нулевой потенциал, т. е. регенерируется ранее записанный в ЭПij логический 0.

При выборке ЭЯА,- в разрядной шине происходят аналогичные процессы с тем отличием, что опорный уровень напряжения форми­руется на полушине А.

Информация в выбранный ЭП записывается путем коммутации информационного входа через шины ввода — вывода на выбранную разрядную шину.

В режиме хранения сигнал ТС отсутствует и матрица отключе­на от всех окружающих ее цепей.

Рис. 5.16. Устройство регенерации динамического ОЗУ

При построении на микросхемах памяти модуля динамического ОЗУ предусматривается специальный цикл регенерации, который представляет собой цикл считывания по адресу регенерации. Адрес регенерации формируется счетчиком, разрядность которого определяется разрядностью кода адреса строк. Число циклов регенерации равно числу строк в матрице-накопителе. Поскольку регенерация осуществляется одновременно во всех ЭП выбранной строки, цикл обращения к матрице реализуется при отсутствии разрешающего сигнала ВМ, когда разрядные шины изолированы от дешифратора столбцов и шины ввода — вывода.

Время, необходимое для регенерации одной строки, равно дли­тельности цикла считывания tц.сч (см. рис. 5.15). В это время обра­щение к микросхеме запрещено. Для регенерации m строк требует­ся время mtц.сч, что составляет mtЦ.СР/Tper часть от периода ре­генерации Грег, равного обычно 1 — 2 мс. В частности, для модулей ОЗУ на микросхемах К565РУ1 время занятости на регенерацию со­ставляет 1,3 % общего времени работы ОЗУ.

Необходимое для обеспечения регенерации оборудование вклю­чает помимо счетчика мультиплексор, триггер и генератор регенера­ции (ГР), синхронизированный ТС. Структурная схема устройства регенерации N разрядного модуля ОЗУ приведена на рис. 5.16 [51].

Работает устройство регенерации следующим образом. По сиг­налу ГР счетчик изменяет свое состояние на очередное и форми­рует код выборки следующей строки. Триггер устанавливается в со­стояние V1=l и V2 = 0, при котором мультиплексор коммутирует на входы ОЗУ сигналы кода адреса регенерации {а'0 ... а'5}, и с по­ступлением сигнала ТС в матрице происходит регенерация инфор­мации в ЭП выбранной строки.

С некоторой задержкой относительно положительного фронта ТС, определяемой параметром «время удержания адреса относи­тельно ГС», триггер возвращается в исходное состояние по входу установки 0 сигналом, формируемым устройством управления (на рис. 5.16 не показано). При Ki = 0 и Vz=l на входы X поступают сигналы кода адреса обращения.

Характеристики серийных микросхем динамических ОЗУ приве­дены в табл. 5.5.